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1. 一种SHA2硬件加速器的设计方法

马占刚, 李婷婷, 曹喜信

北京大学学报自然科学版 2022, 58 (6): 1007-1014. DOI: 10.13209/j.0479-8023.2022.086

摘要（419）

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PDF（pc）（2711KB）（157）

针对SHA2硬件吞吐率难以提升的问题, 提出一种提升SHA2硬件加速器性能的新方案。1) 使用4 Kb的乒乓缓存存储填充好的消息块, 使消息填充单元和哈希迭代运算单位两部分硬件电路得以两级流水并行处理。2) 在哈希迭代运算中, 提取对两轮哈希迭代运算没有依赖性的计算作为预处理, 使之与迭代运算的后处理部分形成真正的流水线处理, 可以避免以往研究中的伪流水线问题。3) 预处理和后处理部分均采用无进位链的3:2压缩器/4:2压缩器和快速加法器等电路, 使关键路径明显变短, 关键路径延迟明显变小。该方案还支持SHA2双哈希计算: 直接对源操作数的摘要进行第二次哈希计算, 得到双哈希计算的最后结果, 减少外部存储器的访问次数和数据处理, 从而提升SHA2双哈希计算的处理速度。

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2. 基于BFGS修正的高斯牛顿光束法平差解算方法

赵帅华, 李言言, 曹健, 曹喜信

北京大学学报自然科学版 2020, 56 (6): 1013-1019. DOI: 10.13209/j.0479-8023.2020.098

摘要（1494）

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PDF（pc）（609KB）（236）

针对高斯牛顿(Gauss-Newton, GN)方法求解光束法平差模型时对初值准确度要求高、应用场景受限的问题, 提出基于拟牛顿法BFGS (Broyden-Fletcher-Goldfarb-Shanno)修正的高斯牛顿算法——BFGS-GN 法。当高斯牛顿法的信息矩阵失去正定性后, 使用BFGS算法对法方程进行补充修正, 可从根本上消除高斯牛顿方法对初值敏感的数学缺陷。在数据集上的实验结果表明, BFGS-GN算法对不同类型的初值具有鲁棒性, 在初值较好的情况下, 所提方法与高斯牛顿法具有相同的精度和迭代效率; 在初值较差的情况下, 高斯牛顿方法

因发散而失效, BFGS-GN算法仍可以收敛到较高的精度。

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3. 异步低功耗RSA电路结构的设计和实现

张奇惠, 曹健, 曹喜信, 于敦山, 张兴

北京大学学报自然科学版 2018, 54 (6): 1351-1354. DOI: 10.13209/j.0479-8023.2018.046

摘要（818）

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PDF（pc）（2003KB）（206）

提出一种适用于智能卡和电子标签的异步低功耗RSA电路结构及其模乘电路结构, 使用GTECH的优化方法和BrzCallMux的实现策略, 基于TSMC 130 nm CMOS标准工艺进行ASIC实现。结果表明, 所提出的异步低功耗RSA的面积最低仅为其他RSA面积的4%, 一次加解密时间最低仅为其他RSA加解密时间的0.216%, 功耗最低仅为其他RSA功耗的16.99%。

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4. 一种新的视频字幕提取算法

曹喜信,刘京,杨旭东,吴帅,张奇惠

北京大学学报（自然科学版）

摘要（739）

PDF（pc）（3048KB）（330）

提出一种基于边缘强度的视频图像字幕提取算法。此算法通过对图像进行锐化预处理, 使得对特定的视频序列可以达到较好的提取效果; 通过领域平均处理, 更好地分离了字幕区域和背景区域; 提出一个基于投影统计特征分析的算法, 能够更好、更高效、更精确地分离和提取字幕。实验证明, 该算法在效果上优于其他的算法, 并且该算法复杂度低, 实用价值高, 可以广泛用于视频编解码等过程中。

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5. 一种新的视频缩放算法

曹喜信,刘京,吴帅,张奇惠,林金龙,王平

北京大学学报（自然科学版）

摘要（758）

PDF（pc）（843KB）（283）

基于量子力学新模型, 提出一种新的实用的图像缩放算法, 使得处理后的视频能有很好的图像质量。不同于量子力学中的一些模型, 新方法将图像看做一个连续的能量场。此方法修改了传统的基数样条函数, 并通过减少跨越图像物体边缘的采样来增加视觉的舒适度。该算法具有复杂度低和一致稳定的特点, 特别适合用于嵌入式设备, 如手机及PDA。

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6. 一种新的H.264/AVC标量量化并行VLSI结构

彭春干,于敦山,曹喜信,盛世敏

北京大学学报（自然科学版）

摘要（594）

针对H.264视频编码标准关键技术52级标量量化的VLSI实现过程中，传统结构的速度和面积不能有效满足H.264在高速高并行编码应用中的实时要求，通过采用部分CSD码无符号压缩移位加法树、参考电平连线、对量化系数和步长重新进行分组分段编码等方法，有效替代了H.264标量量化过程中出现的矩阵乘法、查表、除法等不利于硬件加速的算法,提出了一种非常适合流水加速的基于4×4块并行的VLSI结构,通过控制级联加法器级数就可以有效调节其速度性能，当级数为2时，其块处理速率可以达到121.6MHz, 能够满足4096×2304@120Hz视频的实时处理要求。该结构在面积和功耗方面较传统结构也有较大的改进，采用SMIC 0.13μm工艺单元库，综合时钟频率设为100MHz时，等效门和功耗分别节省了38%和30％。

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7. H.264/AVC帧内预测器的VLSI实现

朱忠平,冯建华,曹喜信

北京大学学报（自然科学版）

摘要（651）

提出了一种帧内预测电路的实现方法，在舍弃了平面预测模式情况下，通过多路选择器选择不同加法路径，和大量共用加法器，以较小代价实现了帧内预测所有剩余的预测模式。在基于SMIC CMOS 0.18 μm最坏工艺条件下，电路规模仅为4000门，关键路径延迟为5.7 ns。

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8. 一种适用无线视频通讯低复杂度H.264 VBSME VLSI结构

彭春干,于敦山,曹喜信,盛世敏

北京大学学报（自然科学版）

摘要（678）

针对无线视频通讯H.264编码器关键技术VBSME VLSI实现，提出了一种低复杂度结构，该结构由宏块输入缓存器，17×16 蛇形扫描寄存器阵列， 8×8 PE阵列，4×4 SAD加法树和四步可变块运动矢量生成器组成。在有效保持所有的H.264宏块特性的基础上，相对于宏块级的VBSME结构，通过采用新提出的四步可变块运动矢量生成器和双时钟频率调谐技术，主要的数据通道宽度缩减到25%, 硬件代价缩减到37％，关键路径延时由9.8?ns减少到8.2?ns,功耗约降低了50.3％。

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9. H.264/AVC编码器中6阶插值滤波器的实现

王庆春,曹喜信,路卫军,何晓燕,曹健

北京大学学报（自然科学版）

摘要（637）

针对H.264/AVC视频编码器的系统芯片设计,提出了6阶1/2像素插值滤波器的4种具体实现结构;并且在相同的约束条件下,使用Synopsys综合工具比较了各自的实现代价,最终给出了6阶1/2像素插值滤波器的优化实现结构。

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